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【情報】台積電12月初將公開5nm秘密:全面使用EUV,性能提升15%

樓主 jacket6719 jacket6719
GP60 BP7
原文出處 https://www.xfastest.com/thread-234710-1-1.html

最近台積電7nm以及16/12nm產能吃緊頻頻上頭條,原因就在於台積電在晶圓代工市場上太強了,7nm大規模量產僅此一家,蘋果、華為、AMD都在搶著用,接下來 他們就要搶5nm製程了。

台積電的5nm製程已經研發完成,而且量產時間也提前了,最快明年3月份量產,相比以往新製程要到年中量產提前了差不多一個季,同時台積電也提升了5nm產能,從之前規劃的每月4.5萬片晶圓提升到每月5萬片晶圓。

根據官方數據相較於7nm(第一代DUV),採用Cortex A72核心的全新5nm晶片能夠提供1.8倍的邏輯密度、速度增快15%,或者功耗降低30%,同樣製程的SRAM也十分優異 且面積縮減。



除此之外今年7月份台積電又宣布了增強版的N5P,也是優化前線和後線,可在同等功耗下帶來7%的性能提升,或者在同等性能下降功耗降低15%。

還有一點台積電的5nm製程還會全面使用EUV,相比7nm EUV只使用4層EUV光罩,5nm EUV的光罩層數將提升到14-15層,對EUV的利用更加充分。

至於5nm晶片的客戶,目前蘋果及華為的5nm晶片已經Tape out成功了,預計A14及華為麒麟1000(暫定名)會最先使用上5nm,高通的下下代處理器驍龍875也會是台積電 5nm代工,不過進度要比前面兩家更晚。

在PC行業AMD也確定會使用台積電的5nm,預計是2021年的Zen4架構首發,同時Zen架構也會有明顯的改進,目前還在設計中。

台積電公司日前表示將在12月初的IEDM 2019大會上公佈5nm製程的具體情況,屆時外界可以一覽5nm製程的具體技術秘密了。
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2 樓 冬風 waewaewae
GP3 BP-

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研發製程這東西連產油國都燒不起
隨著中國dram產量展開,三星再也沒資本能追上台積了

不過,這對台積電是好事,但是長期來說對科技發展不利
依經濟慣例,只要製程超越兩代沒有對手後
就會擺爛了,新東西研發出來打自己嗎,xd
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GP 85
3 樓 applebg applebg
GP0 BP-
想問一下,之前我們Morris張說3奈米就是極限,那他有說之後要用什麼材料繼續研發下去嗎?
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4 樓 垂暮龍-青月(動物朋友 digong94
GP7 BP-
......那個nm並不是某種實際參數...所以不要在想極限是多少了

1mm^2目前7nm EUV(7nm+)(不是7nm plus)

在邏輯電路上密度為每mm^2 一億個電晶體(目前實際產品最高到每mm^2 95MT/mm^2) 五六七百萬個邏輯閘。

而按照計算方式大概2500nm^2左右 也就是四分之一 並不是很密(公布參數來算)(400MT/mm^2)。

而21nm(gen2)的DRAM則是(41/55/63nm) 晶片面積53.6mm^2可以容納8Gb(不是3D或封裝)

單元密度換算約277MT/mm^2(0.0036um^2) 20nm就遠密於邏輯電路了....所以沒有太多參考性 nand flash密度更是誇張。(不過按照2*8*2^30的公式來算約16GT(16000MT就好了)(每bit要2個 共8Gb)(不過DRAM還有外圍電路的問題就是了)

(nand flash 平面 3 metals)(cell size-0.0018um^2)(約記憶體一半) 在3bit的情況下 147mm^2可達128Gb(16GB)

(2.7x *2x*3x)~16x

只要邏輯密度翻倍或一些情況下提升 就會算做是(20nm->14nm或14nm->10nm)....大致如此
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